home *** CD-ROM | disk | FTP | other *** search
/ Internet Info 1994 March / Internet Info CD-ROM (Walnut Creek) (March 1994).iso / networking / ip / ka9q / src.arc / 8250.H < prev    next >
C/C++ Source or Header  |  1989-08-18  |  5KB  |  145 lines
  1. /* Various I/O definitions specific to asynch I/O on the IBM PC */
  2. #ifndef    BAUDCLK
  3.  
  4. extern unsigned Nasy;        /* Actual number of asynch lines */
  5.  
  6. /* Output pseudo-dma control structure */
  7. struct dma {
  8.     char *data;    /* current output pointer */
  9.     unsigned short cnt;    /* byte count remaining */
  10.     char flags;    /* transmitter active */
  11. };
  12.  
  13. /* Read fifo control structure */
  14. struct fifo {
  15.     char *buf;        /* Ring buffer */
  16.     unsigned bufsize;    /* Size of ring buffer */
  17.     char *wp;        /* Write pointer */
  18.     char *rp;        /* Read pointer */
  19.     unsigned short cnt;    /* count of characters in buffer */
  20. };
  21.  
  22. /* Asynch controller control block */
  23. struct asy {
  24.     struct iface *iface;
  25.     struct fifo fifo;
  26.     struct dma dma;
  27.     unsigned addr;        /* Base I/O address */
  28.     unsigned vec;        /* Interrupt vector */
  29.     unsigned speed;        /* Line speed */
  30.     struct {        /* Previous configuration saved at startup */
  31.         INTERRUPT (*vec)(void);
  32.                 /* Original interrupt vector [cs:pc] */
  33.         char mask;    /* 8259 mask */
  34.         char divh,divl;    /* baud rate divisor */
  35.         char lcr;    /* line control reg */
  36.         char ier;    /* Interrupt enable register */
  37.         char mcr;    /* modem control bits */
  38.     } save;
  39.      char is_16550;        /* 16550 detected */
  40.      long fifotimeouts;    /* hw fifo character timeout int's */
  41.      long rxdropped;        /* due to buffer overrun */
  42.      long rxints;        /* receive interrupts */
  43.      long txints;        /* transmit interrupts */
  44.     long rxchar;        /* Received characters */
  45.     long overrun;        /* Receiver overrun errors */
  46.     long txchar;        /* Transmitted characters */
  47. };
  48. extern struct asy Asy[];
  49.  
  50. #define    BAUDCLK    115200L        /* 1.8432 Mhz / 16 */
  51.  
  52. /* 8250 definitions */
  53. /* Control/status register offsets from base address */
  54. #define    THR    0        /* Transmitter holding register */
  55. #define    RBR    0        /* Receiver buffer register */
  56. #define    DLL    0        /* Divisor latch LSB */
  57. #define    DLM    1        /* Divisor latch MSB */
  58. #define    IER    1        /* Interrupt enable register */
  59. #define    IIR    2        /* Interrupt ident register */
  60. #define    FCR    2        /* FIFO control register (16550 only) */
  61. #define    LCR    3        /* Line control register */
  62. #define    MCR    4        /* Modem control register */
  63. #define    LSR    5        /* Line status register */
  64. #define    MSR    6        /* Modem status register */
  65.  
  66. /* 8250 Line Control Register */
  67. #define    LCR_5BITS    0    /* 5 bit words */
  68. #define    LCR_6BITS    1    /* 6 bit words */
  69. #define    LCR_7BITS    2    /* 7 bit words */
  70. #define    LCR_8BITS    3    /* 8 bit words */
  71. #define    LCR_NSB        4    /* Number of stop bits */
  72. #define    LCR_PEN        8    /* Parity enable */
  73. #define    LCR_EPS        0x10    /* Even parity select */
  74. #define    LCR_SP        0x20    /* Stick parity */
  75. #define    LCR_SB        0x40    /* Set break */
  76. #define    LCR_DLAB    0x80    /* Divisor Latch Access Bit */
  77.  
  78. /* 8250 Line Status Register */
  79. #define    LSR_DR    1    /* Data ready */
  80. #define    LSR_OE    2    /* Overrun error */
  81. #define    LSR_PE    4    /* Parity error */
  82. #define    LSR_FE    8    /* Framing error */
  83. #define    LSR_BI    0x10    /* Break interrupt */
  84. #define    LSR_THRE 0x20    /* Transmitter line holding register empty */
  85. #define    LSR_TSRE 0x40    /* Transmitter shift register empty */
  86.  
  87. /* 8250 Interrupt Identification Register */
  88. #define    IIR_IP        1    /* 0 if interrupt pending */
  89. #define    IIR_ID        6    /* Mask for interrupt ID */
  90. #define    IIR_RLS        6    /* Receiver Line Status interrupt */
  91. #define    IIR_RDA        4    /* Receiver data available interrupt */
  92. #define    IIR_THRE    2    /* Transmitter holding register empty int */
  93. #define    IIR_MSTAT    0    /* Modem status interrupt */
  94. #define IIR_FIFO_TIMEOUT 8    /* FIFO timeout interrupt pending - 16550 */
  95. #define IIR_FIFO_ENABLED 0x80    /* FIFO enabled (FCR0 = 1) - 16550 only */
  96.  
  97.  
  98. /* 8250 interrupt enable register bits */
  99. #define    IER_DAV    1    /* Data available interrupt */
  100. #define    IER_TxE    2    /* Tx buffer empty interrupt */
  101. #define    IER_RLS    4    /* Receive line status interrupt */
  102. #define    IER_MS    8    /* Modem status interrupt */
  103.  
  104. /* 8250 Modem control register */
  105. #define    MCR_DTR    1    /* Data Terminal Ready */
  106. #define    MCR_RTS    2    /* Request to Send */
  107. #define    MCR_OUT1 4    /* Out 1 (not used) */
  108. #define    MCR_OUT2 8    /* Master interrupt enable (actually OUT 2) */
  109. #define    MCR_LOOP 0x10    /* Loopback test mode */
  110.  
  111. /* 8250 Modem Status Register */
  112. #define    MSR_DCTS 1    /* Delta Clear-to-Send */
  113. #define    MSR_DDSR 2    /* Delta Data Set Ready */
  114. #define    MSR_TERI 4    /* Trailing edge ring indicator */
  115. #define    MSR_DRLSD 8    /* Delta Rx Line Signal Detect */
  116. #define    MSR_CTS    0x10    /* Clear to send */
  117. #define    MSR_DSR 0x20    /* Data set ready */
  118. #define    MSR_RI    0x40    /* Ring indicator */
  119. #define    MSR_RLSD 0x80    /* Received line signal detect */
  120.  
  121. /* 16550 FIFO control register values */
  122. #define    FIFO_ENABLE    0x01    /* enable TX & RX fifo */
  123. #define    FIFO_CLR_RX    0x02    /* clear RX fifo */
  124. #define    FIFO_CLR_TX    0x04    /* clear TX fifo */
  125. #define    FIFO_START_DMA    0x08    /* enable TXRDY/RXRDY pin DMA handshake */
  126. #define FIFO_SIZE_1    0x00    /* RX fifo trigger levels */
  127. #define FIFO_SIZE_4    0x40
  128. #define FIFO_SIZE_8    0x80
  129. #define FIFO_SIZE_14    0xC0
  130. #define FIFO_SIZE_MASK    0xC0
  131.  
  132. #define FIFO_TRIGGER_LEVEL    FIFO_SIZE_4
  133. #define FIFO_SETUP     (FIFO_ENABLE|FIFO_CLR_RX|FIFO_CLR_TX|FIFO_TRIGGER_LEVEL)
  134.  
  135. #define OUTPUT_FIFO_SIZE    16
  136.  
  137. /* In asyvec.asm: */
  138. INTERRUPT asy0vec __ARGS((void));
  139. INTERRUPT asy1vec __ARGS((void));
  140. INTERRUPT asy2vec __ARGS((void));
  141. INTERRUPT asy3vec __ARGS((void));
  142. INTERRUPT asy4vec __ARGS((void));
  143.  
  144. #endif    /* BAUDCLK */
  145.